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  • 迪文IC设计研发起步于2011年,凭借对市场和技术的深度理解和创新管理机制,从最初的ODM外协设计到2016年发布第一颗完全自主设计的T5高性能双核8051 ASIC只用了短短5年时间。
  • 迪文的ASIC设计主要面向高可靠性要求的工业应用,基于迪文优化的高速、低功耗、单指令8051核和迪文32位高性能RISC CPU核做为平台来进行IP资源整合,采用40nm及以下的工艺制程。

迪文T5处理器

T5是迪文T5系列智能屏专用ASIC的首颗,采用双核8051架构,主要针对需要高可靠性、高集成度的工业应用而设计,并兼具低功耗、高性能的特点,于2017年6月量产,当年出货即超过100万颗。T5采用TSMC 40nm 工艺,LQFP128封装,主要用于中小尺寸智能屏的单IC解决方案、DCS系统控制单元、人工智能系统的基础单元模块处理器。

T5系列智能屏应用ASIC

T5 T5L T5G
工艺 40nm 55nm 55nm
CPU 8051*2 8051*2 DWIN RISC+8051*2
RAM 1.25MB SRAM 5MB SRAM 32MB DDR
FLASH 1MB 2MB 3MB
速度 600MHz 250MHz 800MHz/250MHz
MDU 64bit整数 64bit整数 64bit整数和浮点
显示支持 1920*1080@16bit 1440*960@24bit 1920*1080@24bit
JPEG解压缩 软件 硬件 硬件
流媒体播放 不支持 不支持 支持
主要特点 低功耗、高可靠性 低成本 高集成度、高性价比
量产时间 MP(2017年6月) 2018年9月 2019年3月

T5L

T5L采用55nm工艺,是T5的降频低成本版本,并集成了8通道12bit AD,针对有精美UI需求的中小尺寸消费类智能屏和整体解决方案应用设计。T5L采用JPEG模式存储图片、图标,用小容量SPI Flash取代昂贵的NAND Flash,使得基于T5L的智能屏(DGUS II开发方式)整体成本大幅度降低,预计4.3英寸800*480 分辨率IPS全视角电阻触摸屏单价低至50元以内,7英寸IPS全视角电阻触摸屏单价低至100元以内。T5L及相关产品将于2018年9月量产。

T5G

T5G采用55nm工艺,是T5L的流媒体播放升级版,并把主CPU升级为迪文自主架构的32bit RISC核(处理速度800MIPS,支持64bit硬件浮点和2D/3D图像处理加速)以提升图像处理和识别的能力。基于T5G CPU设计的智能屏产品可充分满足视频监控、广告播放等功能需求,完美解决现有安卓方案价格高、更新换代频繁、维护成本高等难题。预计T5G及相关产品将于2019年3月量产。

迪文G5处理器

G5是迪文针对进化算法,面向工业和汽车应用设计的多核人工智能系统专用CPU,将于2018年底量产。 G5采用1+16的多核架构,主CPU采用迪文自主设计的低功耗、高性能32bit RISC架构,针对AI进化以及数据处理的滤波器、超定方程求解和数值分析做了硬件加速,搭配SIP封装的1800MHz DDR3存储器,峰值运算速度超过100亿次/秒。

G5集成了先进的流媒体处理器,支持高达2K分辨率的H.265视频编解码和2D/3D显示加速,并针对DGUS系统硬件优化。

G5在音视频处理、识别和自学习智能控制器上将有很好的表现,基于G5 CPU的DGUS III系统将会使工业人机交互迈上一个全新的台阶。

迪文K5处理器

K5是采用64bit ARM架构的多核CPU,用于运行通用OS的工业计算平台,预计在2019年年初发布